加法器實(shí)驗(yàn)報(bào)告

　　隨著社會(huì)一步步向前發(fā)展，報(bào)告與我們的生活緊密相連，報(bào)告具有雙向溝通性的特點(diǎn)。在寫(xiě)之前，可以先參考范文，以下是小編為大家整理的加法器實(shí)驗(yàn)報(bào)告，僅供參考，大家一起來(lái)看看吧。

加法器實(shí)驗(yàn)報(bào)告1

　　一、實(shí)驗(yàn)?zāi)康?/strong>

　　1、了解加法器的基本原理。掌握組合邏輯電路在Quartus Ⅱ中的圖形輸入方法及文本輸入方法。

　　2、學(xué)習(xí)和掌握半加器、全加器的工作和設(shè)計(jì)原理

　　3、熟悉EDA工具Quartus II和Modelsim的'使用，能夠熟練運(yùn)用Vrilog HDL語(yǔ)言在Quartus II下進(jìn)行工程開(kāi)發(fā)、調(diào)試和仿真。

　　4、掌握半加器設(shè)計(jì)方法

　　5、掌握全加器的工作原理和使用方法

　　二、實(shí)驗(yàn)內(nèi)容

　　1、建立一個(gè)Project。

　　2、圖形輸入設(shè)計(jì)：要求用VHDL結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器

　　3、進(jìn)行編譯，修改錯(cuò)誤。

　　4、建立一個(gè)波形文件。（根據(jù)真值表）

　　5、對(duì)該VHDL程序進(jìn)行功能仿真和時(shí)序仿真Simulation

　　三、實(shí)驗(yàn)步驟

　　1、啟動(dòng)QuartusⅡ

　　2、建立新工程N(yùn)EW PROJECT

　　3、設(shè)定項(xiàng)目保存路徑＼項(xiàng)目名稱＼頂層實(shí)體名稱

　　4、建立新文件Blok Diagram/Schematic File

　　5、保存文件FILE /SAVE

　　6、原理圖設(shè)計(jì)輸入

　　元件符號(hào)放置通過(guò)EDIT>SYMBOL插入元件或點(diǎn)擊圖標(biāo)

　　元件復(fù)制

　　元件移動(dòng)

　　元件轉(zhuǎn)動(dòng)

　　元件刪除

　　管腳命名PINNAME

　　元件之間連線（直接連接，引線連接）

　　7、保存原理圖

　　8 、編譯：頂層文件設(shè)置，PROJECT>Set as TopLevel

　　開(kāi)始編譯processing>Start Compilation

　　編譯有兩種：全編譯包括分析與綜合（Analysis&Synthesis）、適配(Fitter)、編程（assembler）時(shí)序分析（Classical Timing Analysis）4個(gè)環(huán)節(jié)，而這4個(gè)環(huán)節(jié)各自對(duì)應(yīng)相應(yīng)菜單命令，可單獨(dú)發(fā)布執(zhí)行也可以分步執(zhí)行

　　9 、邏輯符號(hào)生成FILECreat/update>create Symbol File forCurrent File

　　10 、仿真

　　建立仿真wenjian

　　添加需要的輸入輸出管腳

　　設(shè)置仿真時(shí)間

　　設(shè)置柵格的大小

　　設(shè)置輸入信號(hào)的波形

　　保存文件，仿真

　　功能仿真：主要檢查邏輯功能是否正確，功能仿真方法如下：

　　1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下選擇Functional,在SIMULATION INPUT欄中指定波形激勵(lì)文件，單擊Gencrator Functional Simulator Netist,生成功能仿真網(wǎng)表文件。

　　四、實(shí)驗(yàn)現(xiàn)象

　　任務(wù)1 :邏輯符號(hào)生成

　　任務(wù)2：采用基本邏輯門(mén)電路設(shè)計(jì)，異或設(shè)計(jì)半加器

　　任務(wù)3、全加器設(shè)計(jì)

　　邏輯符號(hào)：

　　原理圖：

　　結(jié)果：

　　任務(wù)4、用半加器，設(shè)計(jì)全加器

　　五、實(shí)驗(yàn)體會(huì)

　　通過(guò)這次實(shí)驗(yàn)，初步熟悉了VHDL語(yǔ)言的原理圖設(shè)計(jì)輸入。

加法器實(shí)驗(yàn)報(bào)告2