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動(dòng)態(tài)時(shí)鐘配置下的SoC低功耗管理
摘要:隨著芯片集成度的提高,對(duì)一些功能復(fù)雜的系統(tǒng)芯片功耗的管理,已經(jīng)引起大家越來(lái)越多的重視,如何控制好SoC的功耗將成為芯片能否成功的重要因素。本文提出一種通過(guò)動(dòng)態(tài)管理時(shí)鐘的策略,達(dá)到降低整個(gè)SoC芯片功耗的目的;同時(shí),分析動(dòng)態(tài)管理時(shí)鐘方案中可能會(huì)出現(xiàn)的一些問題,并給出解決方案。關(guān)鍵詞:系統(tǒng)芯片 毛刺 AMBA 總線 時(shí)滯
引 言
??隨著集成電路技術(shù)的飛速發(fā)展和對(duì)消費(fèi)類電子產(chǎn)品——特別是便攜式(移動(dòng))面向客戶的電子產(chǎn)品的需求,推動(dòng)了SoC(System on Chip)的飛速發(fā)展,也給人們提出了許多新的課題[1]。對(duì)于電池驅(qū)動(dòng)的SoC芯片,已不能再只考慮它優(yōu)化空間的兩個(gè)方面——速度(performance)和面積(cost),而必須要注意它已經(jīng)表現(xiàn)出來(lái)的且變得越來(lái)越重要的第三個(gè)方面——功耗[1],這樣才能延長(zhǎng)電池的壽命和電子產(chǎn)品的運(yùn)行時(shí)間。
圖1
SoC中CMOS電路功耗有:一是靜態(tài)功耗,主要是由靜電流、漏電流等因素造成的;二是動(dòng)態(tài)功耗,主要是由電路中信號(hào)變換時(shí)造成的瞬態(tài)開路電流(crowbar current)和負(fù)載電流(load current)等因素造成的[2],它是SoC芯片中功耗的主要來(lái)源[3]。因此,解決好SoC中的動(dòng)態(tài)功耗是降低整個(gè)SoC芯片功耗的關(guān)鍵。本文后面所提到的功耗就是指SoC芯片中的動(dòng)態(tài)功耗。
如何降低SoC中的功耗,從不同的層面分析會(huì)得出不同的解決方案。從芯片的系統(tǒng)級(jí)(architecture)角度考慮,有低功耗總線設(shè)計(jì)、低功耗存儲(chǔ)系統(tǒng)設(shè)計(jì)、低功耗時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)、開發(fā)系統(tǒng)的休息模式、時(shí)鐘門控等技術(shù);從芯片的行為級(jí)(RTL)角度考慮,有信號(hào)門控、預(yù)前計(jì)算、操作數(shù)分離、狀態(tài)機(jī)優(yōu)化、并行和流水結(jié)構(gòu)等技術(shù);從芯片的門級(jí)(gate)角度考慮,有緩沖插入、提取因子、單元縮放、管腳交換、相位配置等技術(shù)[4]。從越高的抽象層次去考慮功耗問題,芯片功耗優(yōu)化的幅度就越顯著。
本文所提出的基于動(dòng)態(tài)配置時(shí)鐘的SoC低功耗管理是從芯片的系統(tǒng)級(jí)角度考慮的。在最后的實(shí)驗(yàn)中,它非常明顯地降低了整個(gè)芯片的功耗。
1 動(dòng)態(tài)配置時(shí)鐘的SoC低功耗管理原理
基于微處理器應(yīng)用的SoC設(shè)計(jì),其復(fù)雜程度變化很大:在一些應(yīng)用中可能需要用到所有的硬件資源,但是在其它的一些應(yīng)用中可能只需要用到其中一部分硬件資源;在一些應(yīng)用中可能需要很高的工作頻率,而在其它的一些應(yīng)用中卻可以大大降低工作頻率。動(dòng)態(tài)管理SoC系統(tǒng)時(shí)鐘的思想就是:不僅動(dòng)態(tài)地管理SoC內(nèi)部模塊的時(shí)鐘源供給,還可以動(dòng)態(tài)地配置SoC系統(tǒng)的時(shí)鐘頻率。
動(dòng)態(tài)地管理SoC內(nèi)部模塊的時(shí)鐘源供給就是,根據(jù)不同的應(yīng)用,管理SoC內(nèi)部的硬件資源。簡(jiǎn)而言之,就是進(jìn)行內(nèi)部模塊的開和關(guān)的操作。關(guān)閉單個(gè)模塊,可以通過(guò)對(duì)每個(gè)模塊設(shè)置一個(gè)使能位,然后對(duì)這個(gè)使能位編程做到關(guān)閉或打開那個(gè)模塊。但這樣做不是最佳的,原因有二:其一,每個(gè)模塊的接口部分必須是始終打開的,否則,CPU核無(wú)法隨時(shí)對(duì)它的內(nèi)部寄存器進(jìn)行編程;其二,通過(guò)模塊使能位只是關(guān)閉了
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